4位加法器的设计
Quartus II 与 Modelsim 软件的仿真与实现
【以四位加法器为例】
知识背景
本文为数字系统设计与Verilog HDL 课程的一个比较小的实验题目。实验目的是设计一个4位加法器。实验利用Quartus II 软件与Modelsim 仿真软件采用Verilog HDL 语言中的数据流级建模方法，对4位加法器进行硬件设计并对其仿真验证。
硬件描述语言（Verilog HDL ）
Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。
4位加法器
加法器是数字系统中的基本逻辑器件。是一个能实现四位二进制数全加的数字电路模块。
四位全加器可对两个多位二进制数进行加法运算，同时产生进位。当两个二进制数相加时，较高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）
Quartus II 与 Modelsim 软件
简单来说前者是用来搭建原理图，后者是用来仿真查看实现的结果的两款软件。
由于实验室设施条件不足，本实验使用较为传统的Quartus II 为例
与新版Quartus prime操作 有一定的差异
Quartus官方网站软件下载地址
Modelsim软件下载地址
原理图设计输入
输入源文件
首先在安装好Quartus II 软件之后，创建新文件，建立原理图模块。编译运行并保存在某个空文件夹中。
创建项目工程文件
在编译运行无误后，系统会提示是否创建项目工程文件，这里选择是，然后按照流程进行工程名、目标器件、选用的综合器和仿真器等进行设计。这里值得注意的是：仿真器需要选用第三方EDA Modelsim仿真软件。
其余的地方默认直接下一步即可，点击finish并保存之后。这样我们就建立了一个工程文件- 生成测试文件（.vt）
到这里我们就完成了Quartus 软件的设计，接下来要利用Modelsim 进行仿真验证，在验证之前，我们首先要了解一下在Modelsim软件中需要用到的文件。
vo文件是Verilog程序生成的文件，需要进行对其编译。vt文件为仿真测试文件，在上述操作步骤中已经生成。这里需要对代码进行改写。
Modelsim仿真
导入源文件
导入需要仿真验证的两个软件
编译代码
生成仿真波形
Modelsim 最重要的就是对于Verilog程序的编译和调试，由于篇幅限制这里不做过多的赘述。本文的主要目的是用来熟悉仿真环境的搭建